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此外,基于MappedDesign,我需要确定每个比特的流向并重建字级操作符。由于Verilog允许比特以任意组合方式在任意方向传输,我必须推断出可以共同驱动的比特组。完成此步骤后,便得到了“CheckedDesign”的雏形。利用此表示,我进行比特重排(确保每个操作符获得单个i32输入)、优化以及信号选择(决定每个操作符将使用和产生哪些游戏信号)。一旦明确了所有操作符的类型、连接关系及所用信号,就可以生成《异星工厂》的逻辑电路了。,更多细节参见WhatsApp网页版

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关于作者

周杰,独立研究员,专注于数据分析与市场趋势研究,多篇文章获得业内好评。

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